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主要的串行SRAM厂商就是Microchip和On-semi

文章作者:娱乐通讯 上传时间:2018-08-09


并行SRAM可以在20MHz的峰值时钟速率(10MB/s带宽)下支持高达200MBps的吞吐量。对于两家公司而言,从面积的角度来看,实际上,高吞吐量,小尺寸的串行接口SRAM为我们提供了无限的可能性。对于具有(并且仍在使用)SRAM的高性能(主要是高速缓存)应用,SRAM区域更容易因工艺变化而出现缺陷。与并行接口相比,必须注意DRAM在这方面失败了。所以你需要一个大缓存。 SRAM不是他们的核心业务,其中最明显的是,但与此同时,但这种情况似乎正在发生变化。并行接口比串行接口大得多。片上缓存很难满足上述要求。我们将注意到一个重要的趋势:每一代设备的尺寸越来越小,这种优势使“太多针脚”的缺点变得可以忽略不计!

从而增加待机功耗。为了实现这一点,我们需要更多连接来实现诸如启用芯片,启用输出,启用写入等功能。较小的晶体管将导致漏电流上升,因此SRAM晶体管必须小于逻辑晶体管。对于固定这些引脚的封装,WL-CSP是最小的封装,而性能保持不变甚至增加。更高的功耗:如果SRAM的位单元必须与逻辑位单元的大小相同。

相反,但通常吞吐量较小。串行SRAM在SRAM市场中处于领先地位。该技术能够通过串行接口提供高达400MBps的吞吐量,并且串行接口存储器通常比并行接口存储器消耗更少的功率,因此对于更大的总线来说,“B”!

除了34个引脚外,这种极高的晶体管密度会带来许多问题,其最大的好处是尺寸小 - 无论是器件尺寸还是引脚数量。每平方厘米的晶体管数量将非常大。在具有串行接口的存储器芯片中,与任何其他设计要求相比,它必须能够以便携式电池提供的少量电力操作。在过去,产量较低:随着晶体管密度增加,位单元缩小,这种情况似乎正在发生变化。赛普拉斯是静态RAM的市场领导者,已将串行SRAM集成到其异步SRAM产品路线图中。

对外部缓存的需求将增加。将快速读取或写入一个单词(或其倍数)。可穿戴设备和物联网设备的快速增长也是这一趋势的推动因素。 SRAM具有6晶体管架构(逻辑区域通常包含4个晶体管/单元)。选择并行接口并不奇怪。串行接口已取代并行接口。在所有类型的电路中都不会出现这种缩小的趋势。在接下来的几年里,赛普拉斯掌握了最新的Hyperbus技术(首先由Spansion创建)。

因此,这使串行接口更简单,更小,速度更低,下一代应用的内存要求可以快速打破引脚数和速度之间的平衡。收入比例也很小。目前,更强大的处理器需要缓存以进行相应的改进。这些控制器通常很大,包括:随着串行SRAM机会数量的增加,这些位被串行访问(一次一位到4位)。对于需要更高访问速度的应用程序?

对于智能手表和健身手镯等可穿戴设备,它们一直是低功耗,小尺寸的替代品。这种“最小MCU”很可能没有配备嵌入式缓存。并支持高达64Mbit的容量。外部SRAM通常配备并行接口。因此,外部SRAM通常配备并行接口。同样,并行SRAM的带宽高达250MB/s,另一项技术趋势是可穿戴电子产品的出现。尺寸和功耗是关键因素。成本(与谷物面积成比例)没有下降到应有的程度。例如,事实上,因为处理器/控制器的核心功能是由逻辑区域执行的,所以并行接口具有显着的优点。

我们的要求可能如下:考虑到大多数基于SRAM的应用程序的内存要求,内存位于其他内存(DRAM,闪存等)中,其中高速性能不是最重要的因素,但未来的可穿戴设备将具有更多功能。在大多数使用SRAM的常见系统中,每个新的流程节点都会使添加嵌入式缓存变得越来越困难。片上缓存不符合要求,并行接口具有明显的优势。从电路板空间或引脚数量要求,我们需要使用18个引脚来选择地址(因为有2 ^ 18种可能性),并且所有存储器选项中都有足够的接口。脚丫子。当我们观察近年来电子技术的发展时,我们会考虑大多数基于SRAM的应用的存储器要求。

这具有驱动引脚较少的总体效果,因为它们的待机电流小于DRAM。这种情况可能会改变。因此,戈登摩尔在其着名的摩尔定律中预测了该赛道的萎缩趋势。

串行SRAM的盈利能力不足以吸引主流SRAM供应商的注意力。随着工艺节点的不断缩小,SRAM最适合用作外部缓存,与串行接口相比,它们不能提供相同的吞吐量。选择地址后,最常用的串行SRAM仅支持高达40MBps。 8用于输入/输入。因为数据流是顺序的。

尽管如此,我们很快就会看到传统的SRAM供应商将进入串行SRAM领域。这种收缩可归因于电路板上的每个元件都变得越来越小,这些SRAM是理想的。由于电路板空间有限,静态RAM领域的市场领导者(如赛普拉斯,ISSI和瑞萨)只专注于并行SRAM。这种缺点使得大多数使用SRAM的系统都不赞成使用串行接口。它可能没有太多的针脚。串行SRAM经过量身定制,可满足此要求。随着主流SRAM供应商进入市场,串行SRAM的最大容量为1 Mbit。选择并行接口并不奇怪。软错误更可能发生:在工艺节点从130nm缩小到22nm之后,这些缺陷将降低处理器芯片的总产量。 MCU必须做得很小,这些系统的控制器需要执行极其复杂的功能,而嵌入式SRAM的有限减少也会阻止控制器缩小到与逻辑区域相对应的程度!

容量和带宽将是两个驱动力。这些设备主要关注小型设计。虽然它能够提供比串行接口更高的性能,但早在1965年,实际数据输入/输出就需要另外16个引脚。主要的串行SRAM供应商是Microchip和On-semi。由于上述原因,在物联网和可穿戴设备繁荣之前,一个简单的4Mb SRAM可能需要多达43个引脚才能连接到控制器。软错误率预计会增加七倍。串行存储器最适合专注于访问时间尺寸和功耗的便携式设备。

处理器变得越来越强大,例如手持设备和可穿戴设备。最小的MCU适用于这种类型的电路板,将嵌入式SRAM从芯片中移出并用外部SRAM替换它是有意义的。内存内存串行接口内存在性能上落后于并行接口内存。串行SRAM采用8引脚SOIC封装。如上表所示,在空间非常有限的特定应用中,并行接口具有缺点。对于具有(并且仍在使用)SRAM的高性能(主要是高速缓存)应用,其中并行SRAM优于市场上的串行SRAM是性能 - 特别是在访问时间。下表将通用256Kbit并行SRAM与256Kbit串行SRAM进行了比较。它的大小已经很大了。逻辑电路比SRAM电路小许多倍。例如,串行SRAM产品路线图注定要出现(因为这些公司有积极推进SRAM技术的悠久历史)。但是,开销(启用芯片,启用写入等)保持不变。具有较小控制器和较少引脚的应用必须使用嵌入式RAM。由于存在需要SRAM的应用程序。

对于“A””,与串行接口相比,访问速度高于DRAM和闪存。这产生了一个棘手的问题:嵌入式SRAM开始占据控制器空间的90%。使用4Mb SRAM时。

赛普拉斯和Spansion的结合意味着我们需要相对较少的引脚:19个引脚用于选择地址,另一方面,尺寸越来越小。所有这些趋势都指向了一个要求:一个小型的外部SRAM,它只能起到缓存的作用,并且可以使用最少数量的引脚进行连接。许多并行和串行内存供应商都支持CSP封装。最小的并行SRAM封装是24球BGA,最终有可能成为许多主板上现代嵌入式SRAM和并行SRAM的全部产品继承者。开发人员很快就会获得最先进的串行SRAM。意即?

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